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谷歌TPU秘密武器,6小时完成芯片布局,新AI算法登Nature

编者按:本文来自微信公众号“芯东西”(ID:aichip001),作者:心缘,编辑:漠影 。

月10日报道,谷歌用人工智能提高芯片设计速度的研究,已发表于国际顶级期刊Nature。 

原本人类专家需要花费数周时间的芯片布局设计,通过一种深度强化学习方法,平均6小时内就能完成这个过程。 

这项工作并不完全新颖,包括谷歌人工智能负责人Jeff Dean在内的谷歌工程师团队,在一年前发表的一篇预印版论文中已经提到了这一技术。 

谷歌博客:https://ai.googleblog.com/2020/04/chip-design-with-deep-reinforcement.html 

而在Nature最新发表的论文中,谷歌原始研究团队称其已微调该技术,来设计即将推出的、以前未宣布的谷歌张量处理单元(TPU)的生成,专门用于加速人工智能(AI)。 

该论文题目为《一个快速芯片设计的布图布局方法》(A graph placement methodology for fast chip design)。如果这一技术公开,或有助于让资金受限的初创企业开发满足特定需求的自家芯片,并缩短芯片设计周期,使硬件更好地适应快速发展的研究。 

论文链接:https://www.nature.com/articles/s41586-021-03544-w 

01. 芯片设计自动化挑战大,性能难达人类水准

微芯片面积约为几十到数百毫米平方,容纳数千个组件,如内存、逻辑和处理单元,外加许多公里的超薄电线将这些组件连接在一起。 

设计过程中,全局布线是最复杂和耗时的阶段之一,这涉及研究这些组件的最佳放置位置,就像建筑师设计建筑的内部空间一样,如何以最好的规划容纳所有所需的固定装置和配件。 

在这项研究中,谷歌研究人员提出了一种基于深度强化学习的芯片布局方法,目标是将电路组件和标准单元的网表节点映射到一个芯片画布上,从而优化功率、性能和面积(PPA),同时遵守对布局密度和布线拥塞的限制。 

自20世纪60年代以来,提出了许多自动化的芯片平面图方法,但没有一种方法达到人类专家上手所能实现的性能。此外,芯片复杂性的指数增长,使这些技术难以在现代芯片上使用。 

人类芯片设计师往往必须使用电子设计自动化(EDA)工具迭代数月,对芯片网表进行RTL描述,并手动将该网表放置在芯片画布上。 

基于这种长达72小时的反馈,设计师要么得出结论,认为设计标准已经达到,要么向上游RTL设计师提供反馈,后者然后修改低级代码,使放置任务更容易。 

而谷歌提出的深度强化学习方法,是一种具有泛化能力的芯片布局方法。通过领域自适应策略,它能够跨芯片进行推广,可以自行从经验中学习,使其芯片布局设计能力变得更好、更快。 

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